[IV] - Elettronica Applicata 3

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elettronica applicata 3

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Porte logiche
  • Famiglia RTL: schema invertitore e NOR, fano-out, capacità sull'uscita, speed-power, margini di rumore.
  • Famiglia DTL: schema NAND, saturazione, dissipazione, fan-out, margini di rumore, miglioramento del fan-out.
  • Famiglia TTL: schema NAND standard, potenza dissipata, caratteristica e margini, pull-down attivo, totem-pole con Darlington.
  • Famiglia ECL: stadio differenziale e schema, caratteristica e margini, stabilizzazione, potenza dissipata, adattamento in uscita.
  • Famiglia MOS: formule dei MOS, inverter a carico saturato (caratteristica, tempo di ritardo, effetto Body), confronto tra NOR e NAND, inverter con carico a svuotamento (caratteristica e margini).
  • Famiglia CMOS: schema della cella CMOS, caratteristica e margini, tempo di ritardo, confronto tra NOR e NAND, consumo.

Tecnologia degli integrati
  • Processi fabbricativi: crescita substrato, crescita epitassiale, diffusione, impianto ionico, formazione del biossido (annealing e isolamenti speciali), maschera (creazione con mylar, fotolitografia, optical pattern generator, electron beam scanning), deposizione film sottile (evaporazione, sputtering).
  • Tecnologia bipolare: realizzazione transistore "npn" (strato sepolto, crescita epitassiale, pareti di isolamento, zona di base, zona di emettitore, contatti metallici, piazzole di contatto, aspetto finale e profili di diffusione), varianti al "npn" (a super-beta, diffusione up-down), elemento parassiti del "npn" (resistenze parassite, BJT parassita, circuito di Giacoletto, variazione di beta, variazione di VBE), realizzazione transistore "pnp" (verticale, laterale, uso in specchi di corrente, transistori parassiti), diodi integrati, resistori integrati (regione di base, regione di emettitore, regione epitassiale, resistori strozzati, ad impianto ionico, a film sottile), capacitori integrati (con giunzione pn, MOS-bipolare, esterni in polisilicio, riduzione errori di mascheratura e di spessore).
  • Tecnologia MOS: realizzazione del transistore NMOS, impianto ionico, gate a polisilicio autoallineato, scalatura.
  • Altre fasi produttive: test on wafer, separazione, incapsulazione (scelta del package, saldatura, wire bonding, beam lead, flip chip, spider bonding, chip nudo, dissipazione di potenza), cause di guasto (impurità nel volume e sulla superficie, imperfezione delle piste e delle connessioni esterne), prove funzionali (MTBF, burn-in, storage, shock termici, ermeticità, shock meccanici).

Memorie
  • Memorie ROM: struttura di una ROM (OR a diodi, OR a transistor, ROM MOS), PROM, EPROM, EEPROM, PLA.
  • Memorie RAM: RAM statica (struttura, latch NMOS, CMOS, NMOS-poly, accesso, amplificatori di scrittura e di lettura), RAM dinamica (cella di memoria, amplificatori di sensing, realizzazione bipolare del latch).
  • Logic I2L: cella fondamentale, realizzazione della cella, utilizzo della logica (AND, OR, NAND, NOR, latch).

Convertitori
  • Specchi di corrente: specchio di base, specchio per elevate precisioni, scalatura con resistenze, specchio Widlar, specchio Wilson, scalatura con pnp circolari.
  • Stabilizzazione con tensioni di riferimento: specchi normali (alte a basse scalature, coefficienti termici, self-biasing, stabilizzazione e riferimento di tensione, stabilizzazione in temperatura).
  • Conversione D/A: a scalatura di corrente (schema a rete R-2R, schema con BJT, caratteristica, convertitore a segmento, switch), a scalatura di tensione (switch NMOS e CMOS), a scalatura di carica, errori e derive, a memoria digitale.
  • Conversione A/D: varianza, velocità, sample and hold, a rampa (singola rampa, doppia rampa, a rampa digitale), ad approssimazioni successive (schema di principio, compensazione offset, convertitore potenziometrico, x-bit ladder), flash (schema di principio, cascading, a 2 passi, elaborazione parallela).